Flip Flops

LÓGICA SEQUENCIAL

Lógica Sequencial
Na lógica seqüencial, os sinais de saída são resultados não apenas dos sinais de entrada
atuais, mas também das passadas. A maioria dos sistemas digitais é composta tanto por circuitos combinacionais como de elementos de memória. O elemento de memória mais importante é o flipflop.

FLIP-FLOP
FLIP-FLOP é também chamado de multivibrador BIESTÁVEL, e como possui 2 estados de
estabilidade, pode memorizar informações de 1 BIT.
Os FLIP-FLOP, cuja abreviatura é FF, são interligados para formar circuitos lógicos para
armazenamento, temporização, contagem e seqüenciamento.
O FLIP-FLOP pode ser classificado, do ponto de vista da função lógica, conforme segue:
- FLIP-FLOP RS (FF - RS)
- FLIP-FLOP JK (FF - JK)
- FLIP-FLOP D (D - FF) (FF – D)
- FLIP-FLOP T (T - FF) (FF – T)

Flip-Flops com Clock
Circuitos que utilizam clock são chamados de circuitos síncronos. Muitos flip-flops utilizam
um sinal de clock para determinar o momento em que suas saídas mudarão de estado. O sinal de clock é comum para todas as partes do circuito.
Normalmente, o sinal de clock é uma onda quadrada e durante uma transição positiva (nível 0 para nível 1) ou transição negativa (nível 1 para nível 0) a saída poderá mudar de
estado.

Tempos de Setup e Hold
Os tempos de setup e hold são parâmetros que devem ser observados para que o flip-flop possa trabalhar de modo confiável. O tempo de setup, tS, corresponde ao intervalo no qual as entradas devem permanecer estáveis antes da transição do clock. O tempo de hold, tH, corresponde ao intervalo no qual as entradas devem permanecer estáveis depois da transição do clock.
Os tempos de setup e hold mínimos devem ser respeitados para o funcionamento confiável do flip-flop.

Flip-Flop R-S com Clock
O detector de transição é um circuito que habilitará, por alguns instantes, as entradas SET e RESET, durante a transição de CLOCK.

Flip-Flop J-K
A operação do flip-flop J-K é semelhante à do flip-flop R-S. A diferença é que o flip-flop JK
não possui a condição proibida, ou seja, J = K = 1. Nessa situação, a saída será complementada (valor anterior será invertido).

Flip-Flop D
Latch D
Diferentemente do flip-flop D, o latch D possui uma entrada EN. Quando esta entrada
estiver habilitada, a saída é a cópia da entrada. Se ela estiver desabilitada, a saída não mudará.

FLIP-FLOP T (FF - T)
O FLIP-FLOP T é chamado de FLIP-FLOP TRIGGER ou FLIP-FLOP TOGGLE.
O FLIP-FLOP T inverte o estado de saída Q toda vez que é inserido um pulso de Clock. Não existe atualmente, um CI digital específico do FLIP-FLOP T. Para se obter o FLIP-FLOP T, devemos efetuar algumas modificações em outros FLIP-FLOPS como JK e D.
Entradas Assíncronas
Todas as entradas dos flip-flops até agora vistos dependem do sinal de clock. Estas entradas são chamadas entradas síncronas. Em muitos flip-flops existem outras entradas que são chamadas entradas assíncronas, ou seja, não dependem do sinal de clock para atuarem. Essas entradas são usadas para colocar o flip-flop no estado “0” ou “1”, a qualquer instante.

Características de Temporizações dos Flip-Flops
As seguintes características de tempo devem ser respeitadas para o funcionamento correto dos flip-flops.
· Tempos de Setup e Hold – Correspondem aos intervalos de tempo que a entrada deve
permanecer estável antes e depois da transição do clock.
· Atrasos de Propagação – Na mudança de estado da saída, sempre haverá um atraso entre a aplicação de um sinal na entrada e o momento que a saída muda.
· Freqüência Máxima de Clock, fMAX – Esta é a freqüência mais alta que pode ser aplicadano flip-flop de modo a dispará-lo confiavelmente.
· Tempos de Duração do Clock em ALTO e BAIXO – O tempo de duração do clock em
nível ALTO, tw(H) e o tempo de duração em nível BAIXO.
· Largura dos Pulsos Assíncronos – Assim como foram definidos larguras mínimas de
pulsos para o clock, as entradas assíncronas PRESET e CLEAR também possuem larguras mínimas de pulsos para uma operação correta.
· Tempos de Transição do Clock – Para garantir o funcionamento correto do flip-flop, o
tempo transição do clock deve ser o menor possível. Para dispositivos TTL esse tempo é ≤ 50 ns e para dispositivos CMOS, ≤ 200 ns.

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